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Commit bcc188b7 authored by Jordan Crouse's avatar Jordan Crouse Committed by Rob Clark
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drm/msm: gpu: Cut down the list of "generic" registers to the ones we use 



There are very few register accesses in the common code. Cut down
the list of common registers to just those that are used.  This
saves const space and saves us the effort of maintaining registers
for A3XX and A4XX that don't exist or are unused.

Signed-off-by: default avatarJordan Crouse <jcrouse@codeaurora.org>
Signed-off-by: default avatarRob Clark <robdclark@gmail.com>
parent a26ae754

drivers/gpu/drm/msm/adreno/a3xx_gpu.c

+0 −80
Original line number Diff line number Diff line
@@ -426,91 +426,11 @@ static void a3xx_dump(struct msm_gpu *gpu) 
}

/* Register offset defines for A3XX */

static const unsigned int a3xx_register_offsets[REG_ADRENO_REGISTER_MAX] = {

	REG_ADRENO_DEFINE(REG_ADRENO_CP_DEBUG, REG_AXXX_CP_DEBUG),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_ME_RAM_WADDR, REG_AXXX_CP_ME_RAM_WADDR),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_ME_RAM_DATA, REG_AXXX_CP_ME_RAM_DATA),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_PFP_UCODE_DATA,

			REG_A3XX_CP_PFP_UCODE_DATA),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_PFP_UCODE_ADDR,

			REG_A3XX_CP_PFP_UCODE_ADDR),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_WFI_PEND_CTR, REG_A3XX_CP_WFI_PEND_CTR),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_RB_BASE, REG_AXXX_CP_RB_BASE),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_RB_RPTR_ADDR, REG_AXXX_CP_RB_RPTR_ADDR),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_RB_RPTR, REG_AXXX_CP_RB_RPTR),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_RB_WPTR, REG_AXXX_CP_RB_WPTR),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_PROTECT_CTRL, REG_A3XX_CP_PROTECT_CTRL),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_ME_CNTL, REG_AXXX_CP_ME_CNTL),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_RB_CNTL, REG_AXXX_CP_RB_CNTL),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_IB1_BASE, REG_AXXX_CP_IB1_BASE),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_IB1_BUFSZ, REG_AXXX_CP_IB1_BUFSZ),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_IB2_BASE, REG_AXXX_CP_IB2_BASE),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_IB2_BUFSZ, REG_AXXX_CP_IB2_BUFSZ),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_TIMESTAMP, REG_AXXX_CP_SCRATCH_REG0),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_ME_RAM_RADDR, REG_AXXX_CP_ME_RAM_RADDR),

	REG_ADRENO_DEFINE(REG_ADRENO_SCRATCH_ADDR, REG_AXXX_SCRATCH_ADDR),

	REG_ADRENO_DEFINE(REG_ADRENO_SCRATCH_UMSK, REG_AXXX_SCRATCH_UMSK),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_ROQ_ADDR, REG_A3XX_CP_ROQ_ADDR),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_ROQ_DATA, REG_A3XX_CP_ROQ_DATA),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_MERCIU_ADDR, REG_A3XX_CP_MERCIU_ADDR),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_MERCIU_DATA, REG_A3XX_CP_MERCIU_DATA),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_MERCIU_DATA2, REG_A3XX_CP_MERCIU_DATA2),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_MEQ_ADDR, REG_A3XX_CP_MEQ_ADDR),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_MEQ_DATA, REG_A3XX_CP_MEQ_DATA),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_HW_FAULT, REG_A3XX_CP_HW_FAULT),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_PROTECT_STATUS,

			REG_A3XX_CP_PROTECT_STATUS),

	REG_ADRENO_DEFINE(REG_ADRENO_RBBM_STATUS, REG_A3XX_RBBM_STATUS),

	REG_ADRENO_DEFINE(REG_ADRENO_RBBM_PERFCTR_CTL,

			REG_A3XX_RBBM_PERFCTR_CTL),

	REG_ADRENO_DEFINE(REG_ADRENO_RBBM_PERFCTR_LOAD_CMD0,

			REG_A3XX_RBBM_PERFCTR_LOAD_CMD0),

	REG_ADRENO_DEFINE(REG_ADRENO_RBBM_PERFCTR_LOAD_CMD1,

			REG_A3XX_RBBM_PERFCTR_LOAD_CMD1),

	REG_ADRENO_DEFINE(REG_ADRENO_RBBM_PERFCTR_PWR_1_LO,

			REG_A3XX_RBBM_PERFCTR_PWR_1_LO),

	REG_ADRENO_DEFINE(REG_ADRENO_RBBM_INT_0_MASK, REG_A3XX_RBBM_INT_0_MASK),

	REG_ADRENO_DEFINE(REG_ADRENO_RBBM_INT_0_STATUS,

			REG_A3XX_RBBM_INT_0_STATUS),

	REG_ADRENO_DEFINE(REG_ADRENO_RBBM_AHB_ERROR_STATUS,

			REG_A3XX_RBBM_AHB_ERROR_STATUS),

	REG_ADRENO_DEFINE(REG_ADRENO_RBBM_AHB_CMD, REG_A3XX_RBBM_AHB_CMD),

	REG_ADRENO_DEFINE(REG_ADRENO_RBBM_INT_CLEAR_CMD,

			REG_A3XX_RBBM_INT_CLEAR_CMD),

	REG_ADRENO_DEFINE(REG_ADRENO_RBBM_CLOCK_CTL, REG_A3XX_RBBM_CLOCK_CTL),

	REG_ADRENO_DEFINE(REG_ADRENO_VPC_DEBUG_RAM_SEL,

			REG_A3XX_VPC_VPC_DEBUG_RAM_SEL),

	REG_ADRENO_DEFINE(REG_ADRENO_VPC_DEBUG_RAM_READ,

			REG_A3XX_VPC_VPC_DEBUG_RAM_READ),

	REG_ADRENO_DEFINE(REG_ADRENO_VSC_SIZE_ADDRESS,

			REG_A3XX_VSC_SIZE_ADDRESS),

	REG_ADRENO_DEFINE(REG_ADRENO_VFD_CONTROL_0, REG_A3XX_VFD_CONTROL_0),

	REG_ADRENO_DEFINE(REG_ADRENO_VFD_INDEX_MAX, REG_A3XX_VFD_INDEX_MAX),

	REG_ADRENO_DEFINE(REG_ADRENO_SP_VS_PVT_MEM_ADDR_REG,

			REG_A3XX_SP_VS_PVT_MEM_ADDR_REG),

	REG_ADRENO_DEFINE(REG_ADRENO_SP_FS_PVT_MEM_ADDR_REG,

			REG_A3XX_SP_FS_PVT_MEM_ADDR_REG),

	REG_ADRENO_DEFINE(REG_ADRENO_SP_VS_OBJ_START_REG,

			REG_A3XX_SP_VS_OBJ_START_REG),

	REG_ADRENO_DEFINE(REG_ADRENO_SP_FS_OBJ_START_REG,

			REG_A3XX_SP_FS_OBJ_START_REG),

	REG_ADRENO_DEFINE(REG_ADRENO_PA_SC_AA_CONFIG, REG_A3XX_PA_SC_AA_CONFIG),

	REG_ADRENO_DEFINE(REG_ADRENO_RBBM_PM_OVERRIDE2,

			REG_A3XX_RBBM_PM_OVERRIDE2),

	REG_ADRENO_DEFINE(REG_ADRENO_SCRATCH_REG2, REG_AXXX_CP_SCRATCH_REG2),

	REG_ADRENO_DEFINE(REG_ADRENO_SQ_GPR_MANAGEMENT,

			REG_A3XX_SQ_GPR_MANAGEMENT),

	REG_ADRENO_DEFINE(REG_ADRENO_SQ_INST_STORE_MANAGMENT,

			REG_A3XX_SQ_INST_STORE_MANAGMENT),

	REG_ADRENO_DEFINE(REG_ADRENO_TP0_CHICKEN, REG_A3XX_TP0_CHICKEN),

	REG_ADRENO_DEFINE(REG_ADRENO_RBBM_RBBM_CTL, REG_A3XX_RBBM_RBBM_CTL),

	REG_ADRENO_DEFINE(REG_ADRENO_RBBM_SW_RESET_CMD,

			REG_A3XX_RBBM_SW_RESET_CMD),

	REG_ADRENO_DEFINE(REG_ADRENO_UCHE_INVALIDATE0,

			REG_A3XX_UCHE_CACHE_INVALIDATE0_REG),

	REG_ADRENO_DEFINE(REG_ADRENO_RBBM_PERFCTR_LOAD_VALUE_LO,

			REG_A3XX_RBBM_PERFCTR_LOAD_VALUE_LO),

	REG_ADRENO_DEFINE(REG_ADRENO_RBBM_PERFCTR_LOAD_VALUE_HI,

			REG_A3XX_RBBM_PERFCTR_LOAD_VALUE_HI),

};



static const struct adreno_gpu_funcs funcs = {

drivers/gpu/drm/msm/adreno/a4xx_gpu.c

+0 −76
Original line number Diff line number Diff line
@@ -467,87 +467,11 @@ static void a4xx_show(struct msm_gpu *gpu, struct seq_file *m) 


/* Register offset defines for A4XX, in order of enum adreno_regs */

static const unsigned int a4xx_register_offsets[REG_ADRENO_REGISTER_MAX] = {

	REG_ADRENO_DEFINE(REG_ADRENO_CP_DEBUG, REG_A4XX_CP_DEBUG),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_ME_RAM_WADDR, REG_A4XX_CP_ME_RAM_WADDR),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_ME_RAM_DATA, REG_A4XX_CP_ME_RAM_DATA),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_PFP_UCODE_DATA,

			REG_A4XX_CP_PFP_UCODE_DATA),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_PFP_UCODE_ADDR,

			REG_A4XX_CP_PFP_UCODE_ADDR),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_WFI_PEND_CTR, REG_A4XX_CP_WFI_PEND_CTR),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_RB_BASE, REG_A4XX_CP_RB_BASE),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_RB_RPTR_ADDR, REG_A4XX_CP_RB_RPTR_ADDR),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_RB_RPTR, REG_A4XX_CP_RB_RPTR),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_RB_WPTR, REG_A4XX_CP_RB_WPTR),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_PROTECT_CTRL, REG_A4XX_CP_PROTECT_CTRL),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_ME_CNTL, REG_A4XX_CP_ME_CNTL),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_RB_CNTL, REG_A4XX_CP_RB_CNTL),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_IB1_BASE, REG_A4XX_CP_IB1_BASE),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_IB1_BUFSZ, REG_A4XX_CP_IB1_BUFSZ),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_IB2_BASE, REG_A4XX_CP_IB2_BASE),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_IB2_BUFSZ, REG_A4XX_CP_IB2_BUFSZ),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_TIMESTAMP, REG_AXXX_CP_SCRATCH_REG0),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_ME_RAM_RADDR, REG_A4XX_CP_ME_RAM_RADDR),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_ROQ_ADDR, REG_A4XX_CP_ROQ_ADDR),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_ROQ_DATA, REG_A4XX_CP_ROQ_DATA),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_MERCIU_ADDR, REG_A4XX_CP_MERCIU_ADDR),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_MERCIU_DATA, REG_A4XX_CP_MERCIU_DATA),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_MERCIU_DATA2, REG_A4XX_CP_MERCIU_DATA2),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_MEQ_ADDR, REG_A4XX_CP_MEQ_ADDR),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_MEQ_DATA, REG_A4XX_CP_MEQ_DATA),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_HW_FAULT, REG_A4XX_CP_HW_FAULT),

	REG_ADRENO_DEFINE(REG_ADRENO_CP_PROTECT_STATUS,

			REG_A4XX_CP_PROTECT_STATUS),

	REG_ADRENO_DEFINE(REG_ADRENO_SCRATCH_ADDR, REG_A4XX_CP_SCRATCH_ADDR),

	REG_ADRENO_DEFINE(REG_ADRENO_SCRATCH_UMSK, REG_A4XX_CP_SCRATCH_UMASK),

	REG_ADRENO_DEFINE(REG_ADRENO_RBBM_STATUS, REG_A4XX_RBBM_STATUS),

	REG_ADRENO_DEFINE(REG_ADRENO_RBBM_PERFCTR_CTL,

			REG_A4XX_RBBM_PERFCTR_CTL),

	REG_ADRENO_DEFINE(REG_ADRENO_RBBM_PERFCTR_LOAD_CMD0,

			REG_A4XX_RBBM_PERFCTR_LOAD_CMD0),

	REG_ADRENO_DEFINE(REG_ADRENO_RBBM_PERFCTR_LOAD_CMD1,

			REG_A4XX_RBBM_PERFCTR_LOAD_CMD1),

	REG_ADRENO_DEFINE(REG_ADRENO_RBBM_PERFCTR_LOAD_CMD2,

			REG_A4XX_RBBM_PERFCTR_LOAD_CMD2),

	REG_ADRENO_DEFINE(REG_ADRENO_RBBM_PERFCTR_PWR_1_LO,

			REG_A4XX_RBBM_PERFCTR_PWR_1_LO),

	REG_ADRENO_DEFINE(REG_ADRENO_RBBM_INT_0_MASK, REG_A4XX_RBBM_INT_0_MASK),

	REG_ADRENO_DEFINE(REG_ADRENO_RBBM_INT_0_STATUS,

			REG_A4XX_RBBM_INT_0_STATUS),

	REG_ADRENO_DEFINE(REG_ADRENO_RBBM_AHB_ERROR_STATUS,

			REG_A4XX_RBBM_AHB_ERROR_STATUS),

	REG_ADRENO_DEFINE(REG_ADRENO_RBBM_AHB_CMD, REG_A4XX_RBBM_AHB_CMD),

	REG_ADRENO_DEFINE(REG_ADRENO_RBBM_CLOCK_CTL, REG_A4XX_RBBM_CLOCK_CTL),

	REG_ADRENO_DEFINE(REG_ADRENO_RBBM_AHB_ME_SPLIT_STATUS,

			REG_A4XX_RBBM_AHB_ME_SPLIT_STATUS),

	REG_ADRENO_DEFINE(REG_ADRENO_RBBM_AHB_PFP_SPLIT_STATUS,

			REG_A4XX_RBBM_AHB_PFP_SPLIT_STATUS),

	REG_ADRENO_DEFINE(REG_ADRENO_VPC_DEBUG_RAM_SEL,

			REG_A4XX_VPC_DEBUG_RAM_SEL),

	REG_ADRENO_DEFINE(REG_ADRENO_VPC_DEBUG_RAM_READ,

			REG_A4XX_VPC_DEBUG_RAM_READ),

	REG_ADRENO_DEFINE(REG_ADRENO_RBBM_INT_CLEAR_CMD,

			REG_A4XX_RBBM_INT_CLEAR_CMD),

	REG_ADRENO_DEFINE(REG_ADRENO_VSC_SIZE_ADDRESS,

			REG_A4XX_VSC_SIZE_ADDRESS),

	REG_ADRENO_DEFINE(REG_ADRENO_VFD_CONTROL_0, REG_A4XX_VFD_CONTROL_0),

	REG_ADRENO_DEFINE(REG_ADRENO_SP_VS_PVT_MEM_ADDR_REG,

			REG_A4XX_SP_VS_PVT_MEM_ADDR),

	REG_ADRENO_DEFINE(REG_ADRENO_SP_FS_PVT_MEM_ADDR_REG,

			REG_A4XX_SP_FS_PVT_MEM_ADDR),

	REG_ADRENO_DEFINE(REG_ADRENO_SP_VS_OBJ_START_REG,

			REG_A4XX_SP_VS_OBJ_START),

	REG_ADRENO_DEFINE(REG_ADRENO_SP_FS_OBJ_START_REG,

			REG_A4XX_SP_FS_OBJ_START),

	REG_ADRENO_DEFINE(REG_ADRENO_RBBM_RBBM_CTL, REG_A4XX_RBBM_RBBM_CTL),

	REG_ADRENO_DEFINE(REG_ADRENO_RBBM_SW_RESET_CMD,

			REG_A4XX_RBBM_SW_RESET_CMD),

	REG_ADRENO_DEFINE(REG_ADRENO_UCHE_INVALIDATE0,

			REG_A4XX_UCHE_INVALIDATE0),

	REG_ADRENO_DEFINE(REG_ADRENO_RBBM_PERFCTR_LOAD_VALUE_LO,

			REG_A4XX_RBBM_PERFCTR_LOAD_VALUE_LO),

	REG_ADRENO_DEFINE(REG_ADRENO_RBBM_PERFCTR_LOAD_VALUE_HI,

			REG_A4XX_RBBM_PERFCTR_LOAD_VALUE_HI),

};



static void a4xx_dump(struct msm_gpu *gpu)

drivers/gpu/drm/msm/adreno/adreno_gpu.h

+0 −59
Original line number Diff line number Diff line
@@ -35,70 +35,11 @@ 
 * and are indexed by the enumeration values defined in this enum

 */

enum adreno_regs {

	REG_ADRENO_CP_DEBUG,

	REG_ADRENO_CP_ME_RAM_WADDR,

	REG_ADRENO_CP_ME_RAM_DATA,

	REG_ADRENO_CP_PFP_UCODE_DATA,

	REG_ADRENO_CP_PFP_UCODE_ADDR,

	REG_ADRENO_CP_WFI_PEND_CTR,

	REG_ADRENO_CP_RB_BASE,

	REG_ADRENO_CP_RB_RPTR_ADDR,

	REG_ADRENO_CP_RB_RPTR,

	REG_ADRENO_CP_RB_WPTR,

	REG_ADRENO_CP_PROTECT_CTRL,

	REG_ADRENO_CP_ME_CNTL,

	REG_ADRENO_CP_RB_CNTL,

	REG_ADRENO_CP_IB1_BASE,

	REG_ADRENO_CP_IB1_BUFSZ,

	REG_ADRENO_CP_IB2_BASE,

	REG_ADRENO_CP_IB2_BUFSZ,

	REG_ADRENO_CP_TIMESTAMP,

	REG_ADRENO_CP_ME_RAM_RADDR,

	REG_ADRENO_CP_ROQ_ADDR,

	REG_ADRENO_CP_ROQ_DATA,

	REG_ADRENO_CP_MERCIU_ADDR,

	REG_ADRENO_CP_MERCIU_DATA,

	REG_ADRENO_CP_MERCIU_DATA2,

	REG_ADRENO_CP_MEQ_ADDR,

	REG_ADRENO_CP_MEQ_DATA,

	REG_ADRENO_CP_HW_FAULT,

	REG_ADRENO_CP_PROTECT_STATUS,

	REG_ADRENO_SCRATCH_ADDR,

	REG_ADRENO_SCRATCH_UMSK,

	REG_ADRENO_SCRATCH_REG2,

	REG_ADRENO_RBBM_STATUS,

	REG_ADRENO_RBBM_PERFCTR_CTL,

	REG_ADRENO_RBBM_PERFCTR_LOAD_CMD0,

	REG_ADRENO_RBBM_PERFCTR_LOAD_CMD1,

	REG_ADRENO_RBBM_PERFCTR_LOAD_CMD2,

	REG_ADRENO_RBBM_PERFCTR_PWR_1_LO,

	REG_ADRENO_RBBM_INT_0_MASK,

	REG_ADRENO_RBBM_INT_0_STATUS,

	REG_ADRENO_RBBM_AHB_ERROR_STATUS,

	REG_ADRENO_RBBM_PM_OVERRIDE2,

	REG_ADRENO_RBBM_AHB_CMD,

	REG_ADRENO_RBBM_INT_CLEAR_CMD,

	REG_ADRENO_RBBM_SW_RESET_CMD,

	REG_ADRENO_RBBM_CLOCK_CTL,

	REG_ADRENO_RBBM_AHB_ME_SPLIT_STATUS,

	REG_ADRENO_RBBM_AHB_PFP_SPLIT_STATUS,

	REG_ADRENO_VPC_DEBUG_RAM_SEL,

	REG_ADRENO_VPC_DEBUG_RAM_READ,

	REG_ADRENO_VSC_SIZE_ADDRESS,

	REG_ADRENO_VFD_CONTROL_0,

	REG_ADRENO_VFD_INDEX_MAX,

	REG_ADRENO_SP_VS_PVT_MEM_ADDR_REG,

	REG_ADRENO_SP_FS_PVT_MEM_ADDR_REG,

	REG_ADRENO_SP_VS_OBJ_START_REG,

	REG_ADRENO_SP_FS_OBJ_START_REG,

	REG_ADRENO_PA_SC_AA_CONFIG,

	REG_ADRENO_SQ_GPR_MANAGEMENT,

	REG_ADRENO_SQ_INST_STORE_MANAGMENT,

	REG_ADRENO_TP0_CHICKEN,

	REG_ADRENO_RBBM_RBBM_CTL,

	REG_ADRENO_UCHE_INVALIDATE0,

	REG_ADRENO_RBBM_PERFCTR_LOAD_VALUE_LO,

	REG_ADRENO_RBBM_PERFCTR_LOAD_VALUE_HI,

	REG_ADRENO_REGISTER_MAX,

};