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Commit dbb2d58c authored by Tony Truong's avatar Tony Truong
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msm: pcie: update PCIe PHY sequence registers 



Update PCIe PHY register setting based on improved
PHY sequence.

Change-Id: I544f5995daee4c6ca9e67da8cbeac1353f7dbe11
Signed-off-by: default avatarTony Truong <truong@codeaurora.org>
parent 63bb07f2

drivers/pci/host/pci-msm.c

+15 −8
Original line number Diff line number Diff line
@@ -81,6 +81,9 @@ 


#define QSERDES_RX_CDR_CONTROL1	0x400

#define QSERDES_RX_CDR_CONTROL_HALF	0x408

#define QSERDES_RX_UCDR_FO_GAIN	0x414

#define QSERDES_RX_UCDR_SO_GAIN	0x418

#define QSERDES_RX_UCDR_SO_SATURATION_AND_ENABLE	0x41C

#define QSERDES_RX_RX_EQ_GAIN1_LSB	0x4A8

#define QSERDES_RX_RX_EQ_GAIN1_MSB	0x4AC

#define QSERDES_RX_RX_EQ_GAIN2_LSB	0x4B0
@@ -782,12 +785,12 @@ static void pcie_phy_init(struct msm_pcie_dev_t *dev) 
	msm_pcie_write_reg(dev->phy, QSERDES_COM_DIV_FRAC_START1, 0xD5);

	msm_pcie_write_reg(dev->phy, QSERDES_COM_DIV_FRAC_START2, 0xAA);

	msm_pcie_write_reg(dev->phy, QSERDES_COM_DIV_FRAC_START3, 0x4D);

	msm_pcie_write_reg(dev->phy, QSERDES_COM_PLLLOCK_CMP_EN, 0x07);

	msm_pcie_write_reg(dev->phy, QSERDES_COM_PLLLOCK_CMP1, 0x41);

	msm_pcie_write_reg(dev->phy, QSERDES_COM_PLLLOCK_CMP2, 0x03);

	msm_pcie_write_reg(dev->phy, QSERDES_COM_PLLLOCK_CMP_EN, 0x03);

	msm_pcie_write_reg(dev->phy, QSERDES_COM_PLLLOCK_CMP1, 0x06);

	msm_pcie_write_reg(dev->phy, QSERDES_COM_PLLLOCK_CMP2, 0x1A);

	msm_pcie_write_reg(dev->phy, QSERDES_COM_PLL_CRCTRL, 0x7C);

	msm_pcie_write_reg(dev->phy, QSERDES_COM_PLL_CP_SETI, 0x07);

	msm_pcie_write_reg(dev->phy, QSERDES_COM_PLL_IP_SETP, 0x1F);

	msm_pcie_write_reg(dev->phy, QSERDES_COM_PLL_CP_SETI, 0x1F);

	msm_pcie_write_reg(dev->phy, QSERDES_COM_PLL_IP_SETP, 0x12);

	msm_pcie_write_reg(dev->phy, QSERDES_COM_PLL_CP_SETP, 0x0F);

	msm_pcie_write_reg(dev->phy, QSERDES_COM_PLL_IP_SETI, 0x01);

	msm_pcie_write_reg(dev->phy, QSERDES_COM_IE_TRIM, 0x0F);
@@ -809,6 +812,10 @@ static void pcie_phy_init(struct msm_pcie_dev_t *dev) 
	msm_pcie_write_reg(dev->phy, QSERDES_COM_RES_CODE_CAL_CSR, 0x77);

	msm_pcie_write_reg(dev->phy, QSERDES_COM_RES_TRIM_CONTROL, 0x15);

	msm_pcie_write_reg(dev->phy, QSERDES_TX_RCV_DETECT_LVL, 0x03);

	msm_pcie_write_reg(dev->phy, QSERDES_RX_UCDR_FO_GAIN, 0x09);

	msm_pcie_write_reg(dev->phy, QSERDES_RX_UCDR_SO_GAIN, 0x04);

	msm_pcie_write_reg(dev->phy, QSERDES_RX_UCDR_SO_SATURATION_AND_ENABLE,

				0x49);

	msm_pcie_write_reg(dev->phy, QSERDES_RX_RX_EQ_GAIN1_LSB, 0xFF);

	msm_pcie_write_reg(dev->phy, QSERDES_RX_RX_EQ_GAIN1_MSB, 0x1F);

	msm_pcie_write_reg(dev->phy, QSERDES_RX_RX_EQ_GAIN2_LSB, 0xFF);
@@ -818,12 +825,12 @@ static void pcie_phy_init(struct msm_pcie_dev_t *dev) 
				0x67);

	msm_pcie_write_reg(dev->phy, QSERDES_RX_RX_OFFSET_ADAPTOR_CNTRL2, 0x80);

	msm_pcie_write_reg(dev->phy, QSERDES_RX_SIGDET_ENABLES, 0x40);

	msm_pcie_write_reg(dev->phy, QSERDES_RX_SIGDET_CNTRL, 0x50);

	msm_pcie_write_reg(dev->phy, QSERDES_RX_SIGDET_DEGLITCH_CNTRL, 0x0E);

	msm_pcie_write_reg(dev->phy, QSERDES_RX_SIGDET_CNTRL, 0x90);

	msm_pcie_write_reg(dev->phy, QSERDES_RX_SIGDET_DEGLITCH_CNTRL, 0x06);

	msm_pcie_write_reg(dev->phy, QSERDES_COM_PLL_RXTXEPCLK_EN, 0x10);

	msm_pcie_write_reg(dev->phy, PCIE_PHY_ENDPOINT_REFCLK_DRIVE, 0x10);

	msm_pcie_write_reg(dev->phy, PCIE_PHY_POWER_STATE_CONFIG1, 0x23);

	msm_pcie_write_reg(dev->phy, PCIE_PHY_POWER_STATE_CONFIG2, 0xCB);

	msm_pcie_write_reg(dev->phy, PCIE_PHY_POWER_STATE_CONFIG2, 0x4B);

	msm_pcie_write_reg(dev->phy, PCIE_PHY_RX_IDLE_DTCT_CNTRL, 0x4D);



	msm_pcie_write_reg(dev->phy, PCIE_PHY_SW_RESET, 0x00);