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Commit 76876957 authored by Bjorn Helgaas's avatar Bjorn Helgaas
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PCI: armada: Use generic DesignWare accessors 



The dw_pcie_readl_rc() and dw_pcie_writel_rc() interfaces already add in
pp->dbi_base, so use those instead of doing it ourselves in the armada8k
driver.  No functional change intended.

Signed-off-by: default avatarBjorn Helgaas <bhelgaas@google.com>
parent 74e69079

drivers/pci/host/pcie-armada8k.c

+17 −23
Original line number Diff line number Diff line
@@ -71,12 +71,10 @@ struct armada8k_pcie { 


static int armada8k_pcie_link_up(struct pcie_port *pp)

{

	struct armada8k_pcie *pcie = to_armada8k_pcie(pp);

	void __iomem *base = pcie->pp.dbi_base;

	u32 reg;

	u32 mask = PCIE_GLB_STS_RDLH_LINK_UP | PCIE_GLB_STS_PHY_LINK_UP;



	reg = readl(base + PCIE_GLOBAL_STATUS_REG);

	reg = dw_pcie_readl_rc(pp, PCIE_GLOBAL_STATUS_REG);



	if ((reg & mask) == mask)

		return 1;
@@ -87,49 +85,47 @@ static int armada8k_pcie_link_up(struct pcie_port *pp) 


static void armada8k_pcie_establish_link(struct pcie_port *pp)

{

	struct armada8k_pcie *pcie = to_armada8k_pcie(pp);

	void __iomem *base = pcie->pp.dbi_base;

	u32 reg;



	if (!dw_pcie_link_up(pp)) {

		/* Disable LTSSM state machine to enable configuration */

		reg = readl(base + PCIE_GLOBAL_CONTROL_REG);

		reg = dw_pcie_readl_rc(pp, PCIE_GLOBAL_CONTROL_REG);

		reg &= ~(PCIE_APP_LTSSM_EN);

		writel(reg, base + PCIE_GLOBAL_CONTROL_REG);

		dw_pcie_writel_rc(pp, PCIE_GLOBAL_CONTROL_REG, reg);

	}



	/* Set the device to root complex mode */

	reg = readl(base + PCIE_GLOBAL_CONTROL_REG);

	reg = dw_pcie_readl_rc(pp, PCIE_GLOBAL_CONTROL_REG);

	reg &= ~(PCIE_DEVICE_TYPE_MASK << PCIE_DEVICE_TYPE_SHIFT);

	reg |= PCIE_DEVICE_TYPE_RC << PCIE_DEVICE_TYPE_SHIFT;

	writel(reg, base + PCIE_GLOBAL_CONTROL_REG);

	dw_pcie_writel_rc(pp, PCIE_GLOBAL_CONTROL_REG, reg);



	/* Set the PCIe master AxCache attributes */

	writel(ARCACHE_DEFAULT_VALUE, base + PCIE_ARCACHE_TRC_REG);

	writel(AWCACHE_DEFAULT_VALUE, base + PCIE_AWCACHE_TRC_REG);

	dw_pcie_writel_rc(pp, PCIE_ARCACHE_TRC_REG, ARCACHE_DEFAULT_VALUE);

	dw_pcie_writel_rc(pp, PCIE_AWCACHE_TRC_REG, AWCACHE_DEFAULT_VALUE);



	/* Set the PCIe master AxDomain attributes */

	reg = readl(base + PCIE_ARUSER_REG);

	reg = dw_pcie_readl_rc(pp, PCIE_ARUSER_REG);

	reg &= ~(AX_USER_DOMAIN_MASK << AX_USER_DOMAIN_SHIFT);

	reg |= DOMAIN_OUTER_SHAREABLE << AX_USER_DOMAIN_SHIFT;

	writel(reg, base + PCIE_ARUSER_REG);

	dw_pcie_writel_rc(pp, PCIE_ARUSER_REG, reg);



	reg = readl(base + PCIE_AWUSER_REG);

	reg = dw_pcie_readl_rc(pp, PCIE_AWUSER_REG);

	reg &= ~(AX_USER_DOMAIN_MASK << AX_USER_DOMAIN_SHIFT);

	reg |= DOMAIN_OUTER_SHAREABLE << AX_USER_DOMAIN_SHIFT;

	writel(reg, base + PCIE_AWUSER_REG);

	dw_pcie_writel_rc(pp, PCIE_AWUSER_REG, reg);



	/* Enable INT A-D interrupts */

	reg = readl(base + PCIE_GLOBAL_INT_MASK1_REG);

	reg = dw_pcie_readl_rc(pp, PCIE_GLOBAL_INT_MASK1_REG);

	reg |= PCIE_INT_A_ASSERT_MASK | PCIE_INT_B_ASSERT_MASK |

	       PCIE_INT_C_ASSERT_MASK | PCIE_INT_D_ASSERT_MASK;

	writel(reg, base + PCIE_GLOBAL_INT_MASK1_REG);

	dw_pcie_writel_rc(pp, PCIE_GLOBAL_INT_MASK1_REG, reg);



	if (!dw_pcie_link_up(pp)) {

		/* Configuration done. Start LTSSM */

		reg = readl(base + PCIE_GLOBAL_CONTROL_REG);

		reg = dw_pcie_readl_rc(pp, PCIE_GLOBAL_CONTROL_REG);

		reg |= PCIE_APP_LTSSM_EN;

		writel(reg, base + PCIE_GLOBAL_CONTROL_REG);

		dw_pcie_writel_rc(pp, PCIE_GLOBAL_CONTROL_REG, reg);

	}



	/* Wait until the link becomes active again */
@@ -146,8 +142,6 @@ static void armada8k_pcie_host_init(struct pcie_port *pp) 
static irqreturn_t armada8k_pcie_irq_handler(int irq, void *arg)

{

	struct pcie_port *pp = arg;

	struct armada8k_pcie *pcie = to_armada8k_pcie(pp);

	void __iomem *base = pcie->pp.dbi_base;

	u32 val;



	/*
@@ -155,8 +149,8 @@ static irqreturn_t armada8k_pcie_irq_handler(int irq, void *arg) 
	 * PCI device. However, they are also latched into the PCIe

	 * controller, so we simply discard them.

	 */

	val = readl(base + PCIE_GLOBAL_INT_CAUSE1_REG);

	writel(val, base + PCIE_GLOBAL_INT_CAUSE1_REG);

	val = dw_pcie_readl_rc(pp, PCIE_GLOBAL_INT_CAUSE1_REG);

	dw_pcie_writel_rc(pp, PCIE_GLOBAL_INT_CAUSE1_REG, val);



	return IRQ_HANDLED;

}