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ARM: dts: msm: add aggre_noc_pcie_*_axi_clk for PCIe on lahaina 

Add aggre_noc_pcie_0_axi_clk and aggre_noc_pcie_1_axi_clk for
the corresponding PCIe devicetree node on lahaina.

Change-Id: Ic5940f38b83b54aeb77d310b144a75e15c72b74f
parent d03820b8

qcom/lahaina-pcie.dtsi

+14 −6
Original line number Diff line number Diff line
@@ -68,15 +68,20 @@ 
			<&clock_gcc GCC_PCIE_0_SLV_Q2A_AXI_CLK>,

			<&clock_gcc GCC_AGGRE_NOC_PCIE_TBU_CLK>,

			<&clock_gcc GCC_PCIE0_PHY_RCHNG_CLK>,

			<&clock_gcc GCC_DDRSS_PCIE_SF_TBU_CLK>;

			<&clock_gcc GCC_DDRSS_PCIE_SF_TBU_CLK>,

			<&clock_gcc GCC_AGGRE_NOC_PCIE_0_AXI_CLK>,

			<&clock_gcc GCC_AGGRE_NOC_PCIE_1_AXI_CLK>;

		clock-names = "pcie_0_pipe_clk", "pcie_0_ref_clk_src",

				"pcie_0_aux_clk", "pcie_0_cfg_ahb_clk",

				"pcie_0_mstr_axi_clk", "pcie_0_slv_axi_clk",

				"pcie_0_ldo", "pcie_0_slv_q2a_axi_clk",

				"pcie_tbu_clk", "pcie_phy_refgen_clk",

				"pcie_ddrss_sf_tbu_clk";

				"pcie_ddrss_sf_tbu_clk",

				"pcie_aggre_noc_0_axi_clk",

				"pcie_aggre_noc_1_axi_clk";

		max-clock-frequency-hz = <0>, <0>, <19200000>, <0>, <0>, <0>,

					<0>, <0>, <0>, <0>, <100000000>, <0>;

					<0>, <0>, <0>, <0>, <100000000>, <0>,

					<0>, <0>;



		resets = <&clock_gcc GCC_PCIE_0_BCR>,

			<&clock_gcc GCC_PCIE_0_PHY_BCR>;
@@ -215,15 +220,18 @@ 
			<&clock_gcc GCC_PCIE_1_SLV_Q2A_AXI_CLK>,

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			<&clock_gcc GCC_PCIE1_PHY_RCHNG_CLK>,

			<&clock_gcc GCC_DDRSS_PCIE_SF_TBU_CLK>;

			<&clock_gcc GCC_DDRSS_PCIE_SF_TBU_CLK>,

			<&clock_gcc GCC_AGGRE_NOC_PCIE_1_AXI_CLK>;

		clock-names = "pcie_1_pipe_clk", "pcie_1_ref_clk_src",

				"pcie_1_aux_clk", "pcie_1_cfg_ahb_clk",

				"pcie_1_mstr_axi_clk", "pcie_1_slv_axi_clk",

				"pcie_1_ldo", "pcie_1_slv_q2a_axi_clk",

				"pcie_tbu_clk", "pcie_phy_refgen_clk",

				"pcie_ddrss_sf_tbu_clk";

				"pcie_ddrss_sf_tbu_clk",

				"pcie_aggre_noc_1_axi_clk";

		max-clock-frequency-hz = <0>, <0>, <19200000>, <0>, <0>, <0>,

					<0>, <0>, <0>, <0>, <100000000>, <0>;

					<0>, <0>, <0>, <0>, <100000000>, <0>,

					<0>;



		resets = <&clock_gcc GCC_PCIE_1_BCR>,

			<&clock_gcc GCC_PCIE_1_PHY_BCR>;